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Hardwarearchitektur Für Einen Universellen Ldpc Decoder : Volume 7, Issue 16 (19/05/2009)

By Beuschel, C.

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Book Id: WPLBN0003984509
Format Type: PDF Article :
File Size: Pages 6
Reproduction Date: 2015

Title: Hardwarearchitektur Für Einen Universellen Ldpc Decoder : Volume 7, Issue 16 (19/05/2009)  
Author: Beuschel, C.
Volume: Vol. 7, Issue 16
Language: English
Subject: Science, Advances, Radio
Collections: Periodicals: Journal and Magazine Collection (Contemporary), Copernicus GmbH
Historic
Publication Date:
2009
Publisher: Copernicus Gmbh, Göttingen, Germany
Member Page: Copernicus Publications

Citation

APA MLA Chicago

Beuschel, C., & Pfleiderer, H. (2009). Hardwarearchitektur Für Einen Universellen Ldpc Decoder : Volume 7, Issue 16 (19/05/2009). Retrieved from http://new.worldlibrary.net/


Description
Description: Institut für Allgemeine Elektrotechnik und Mikroelektronik, Universität Ulm, Albert-Einstein-Allee 43, 89081 Ulm, Germany. Im vorliegenden Beitrag wird eine universelle Decoderarchitektur für einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur häufig beschriebenen Architekturen für strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine Änderung der Initialisierung des Speichers für die Prüfmatrix mit derselben Hardware decodiert werden kann. Die größte Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus benötigt wird. Der hier vorgestellte Algorithmus stützt sich auf Graphentheorie und findet für jeden beliebigen LDPC Code eine für die Architektur optimale Lösung. Damit sind keine Wartezyklen notwendig und die Parallelität der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.

Summary
Hardwarearchitektur für einen universellen LDPC Decoder

Excerpt
Andrews, K S., Divsalar, D., Dolinar, S., Hamkins, J., Jones, C R., and Pollara, F.: The Development of Turbo and LDPC Codes for Deep-Space Applications, Proc. IEEE, 95(11), 2142–2156, 2007.; Beuschel, C. and Pfleiderer, H.-J.: FPGA implementation of a flexible decoder for long LDPC codes, IEEE International Conference on Field Programmable Logic and Applications, FPL, 185–190, 2008.; Blanksby, A. and Howland, C.: A 690-mW 1-Gb/s 1024-b, rate-1/2 low-density parity-check code decoder, IEEE J. Solid-St. Circ., 37(3), 404–412, 2002.; Boutillon, E., Castura, J., and Kschischang, F.: Decoder-first code design, in: 2nd International Symposium on Turbo Codes and Related Topics, 459–462, 2000.; Dielissen, J., Hekstra, A., and Berg, V.: Low Cost LDPC Decoder for DVB-S2, Design, Automation and Test in Europe, DATE, 2006.; Brack, T., Alles, M., Lehnigk-Emden, T., Kienle, F., Wehn, N., L'Insalata, N., Rossi, F., Rovini, M., and Fanucci, L.: Low Complexity LDPC Code Decoders for Next Generation Standards, Design, Automation and Test in Europe, DATE, 331–336, 2007.; Gallager, R.: Low-Density Parity-Check Codes, Cambridge, MA, MIT Press, 1963.; MacKay, D. and Neal, R.: Near Shannon limit performance of low-density parity-check codes, Elect. Lett., 33(6), 457–458, 1997.; Masera, G., Quaglio, F., and Vacca, F.: Implementation of a Flexible LDPC Decoder, IEEE T. Circ. Sys. II, Express Briefs, 54(6), 542–546, 2007.; Tarable, A., Benedetto, S., and Montorsi, G.: Mapping interleaving laws to parallel turbo and LDPC decoder architectures, IEEE T. Inform. Theory, 50(9), 2002–2009, 2004.

 

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